Грядущее семейство процессоров AMD Ryzen серии 9000 на платформе AM5 будет нести под капотом новый SKU - Zen 5. Последняя ревизия микроархитектуры AMD x86-64 будет иметь несколько интересных улучшений по сравнению с Zen 4, которую она заменит, и будет нацелена на улучшение IPC на 10-15 %, о котором ходят слухи. Благодаря последнему набору патчей для GNU Compiler Collection (GCC), стали известны подробности новой архитектуры. Одним из самых интересных дополнений в Zen 5 по сравнению с предыдущим Zen 4 является дополнение набора инструкций AVX, в основном новые инструкции AVX и AVX-512: AVX-VNNI, MOVDIRI, MOVDIR64B, AVX512VP2INTERSECT и PREFETCHI.
AVX-VNNI - это 256-битная векторная версия набора инструкций AVX-512 VNNI, которая ускоряет работу нейронных сетей с выводами. AVX-VNNI предоставляет тот же набор инструкций VNNI для процессоров, которые поддерживают 256-битные векторы, но не имеют полных 512-битных возможностей AVX-512. AVX-VNNI эффективно расширяет полезные инструкции VNNI для ускорения ИИ до 256-битных векторов, делая технологию более эффективной. Несмотря на узкую область применения (отсутствие опмаскирования и дополнительного доступа к векторному регистру по сравнению с AVX-512 VNNI), AVX-VNNI играет решающую роль в распространении ускорения VNNI-инференции на реальные процессоры и приложения. Новая инструкция AVX-512 VP2INTERSECT, как отмечалось выше, также появится в Zen 5, которая присутствовала только в поколении процессоров Intel Tiger Lake и теперь считается устаревшей для SKU Intel. Мы не знаем, чем обусловлено такое включение, но у AMD наверняка был для нее свой сценарий использования.
Целочисленный блок Zen 5 имеет шесть ALU по сравнению с четырьмя в Zen 4. Количество блоков генерации адресов (AGU) также увеличилось с трех до четырех. Конвейеры хранения данных с плавающей запятой теперь удвоены, и каждый из них имеет разрядность 256 бит, что позволяет обрабатывать 512-битное хранилище с плавающей запятой за один цикл. Некоторые другие инструкции, такие как cmov/setcc и перемешивание плавающей точки, теперь могут обрабатываться всеми ALU в Zen 5, тогда как в Zen 4 это делали только два ALU. По-видимому, Zen 5 uArch теперь обрабатывает большинство операций AVX-512 как однослотовый конвейерный цикл, а не как старая двойная подкачка, которая разбивала инструкции AVX-512 пополам на две 256-битные для обработки на ALU шириной 256 бит. Наконец, в патче отмечается, что между ядрами Zen 5 и Zen 5c не будет разницы в ISA, как и между ядрами Zen 4 и Zen 4c, в которых реализован только меньший кэш.
