8-ми битный ПК на ЦПУ Z80 и статической оперативной памяти. Схема ещё в разработке. Предполагается вывод экранной области ОЗУ в разрешении 400 Х 256 при двух точках на байт ( 8 цветов и 2 градации яркости ). Изображение занимает 64 килобайта и делится на 4 страницы по 16 килобайт. Видео память при этом не полностью используется. Для увеличения разрешения до 512 Х 256 требуется частота вывода пикселей 5 МГц ( в данной схеме 4 МГц ).
изменено 20.03.2024
Компоновка: На основной плате размещены - CPU Z80, буферы шин, и шина для установки плат.
В качестве буферов шины адреса используются регистры КР1533ИР33, в качестве буфера шины данных используется КР1533АП6. Для предотвращения случайных замыканий и перегрузок (конфликтов) на шинах, возможно использование ограничителей тока (источники стабильного тока) по линии питания для каждой микросхемы-формирователя шин адреса и данных.
Платы ОЗУ, буферы портов, дешифраторы памяти и портов - устанавливаются в основную
плату. Плата буферов, счётчиков видеопамяти - в одной плоскости с основной платой. Плата
управления располагается сбоку от шины в одной плоскости с основной платой. Внешнее
подключение к шинам этого ПК через 2 разъёма DB-25F, D-Sub socket гнездо 25pin.
Требуется
создание Gerber файлов совместимых с KiCad 5.1.12 для печатных плат.
Нужен простой ПК на Z80 на ОС СР/М с 16 портами входа и выхода с экраном не менее 400 Х 256
при двух точках на байт ( 8 цветов и 2 градации яркости ), в упрощённом виде можно экранные
данные передавать на ноутбук или планшет через Usb-Uart
используя программу HyperTerminal или подобные. То есть ПК должен быть на подобие - "CP/M RC2014" но с другой
компоновкой шины, и расположением плат.
На этом канале есть вариант схемы - Генератор видеосигнала для ПК - Ссылка -
https://dzen.ru/a/YsNvrtTP2Dljm1o5
Краткое описание схемы управления:
В этом ПК переключение видео ОЗУ между шиной процессора и счётчиками формирующими адресацию изображения происходит с помощью управления регистрами адресации на ИР33 и буфера данных на АП6.
Триггер ТМ2 DD4.1 выходом Т1 (вывод 5) управляет направлением передачи данных буфера на АП6 шины данных процессора и направлением передачи данных буфера на АП6 шины данных видео ОЗУ. На микросхеме DD1 ЛА3 формируется задержка сигнала ОЕ (0) включения буферов (АП6) шины данных, что бы микросхемы АП6 успели переключиться в нужное направление передачи данных до выхода из высокоимпедансного состояния.
Для предотвращения случайных конфликтов на шине данных, можно использовать отдельное питание для буферов с ограничением тока и индикацией перегрузки.
На микросхеме DD7 происходит переключение видео ОЗУ между процессом формирования изображения и работой с процессором.
На микросхеме ЛА4 DD10, триггере DD11.1 и элементе DD7.1 происходит формирование сигнала обращения процессора к видео ОЗУ длительностью половина периода тактового сигнала процессора ("1" тактового импульса). Во время "0"-го импульса тактового сигнала процессора видео ОЗУ работает на формирование изображения.
Вариант Схемы с упрощённым обращением ЦП к видео ОЗУ. Недостаток такого варианта в том, что во время обращения ЦП к видео ОЗУ на экране возникают артефакты в виде полос длиной 4 пикселя.
Продолжения следует.