Уважаемые коллеги, доброго времени суток! Представляем вам нидерландское научное издание Microprocessors and Microsystems. Журнал имеет третий квартиль, издается в Elsevier, его SJR за 2020 г. равен 0,323, электронный ISSN - 0141-9331, предметные области - Компьютерные сети и коммуникации, Программное обеспечение, Искусственный интеллект, Аппаратная часть и системная архитектура. Вот так выглядит обложка:
Редактором является Лех Язвиак, контактные данные - l.jozwiak@tue.nl.
Данный журнал охватывает все аспекты дизайна и архитектуры, связанные с оборудованием встраиваемых систем. Это включает в себя различные аппаратные платформы встраиваемых систем, начиная от настраиваемого оборудования, реконфигурируемых систем и процессоров для конкретных приложений и заканчивая встраиваемыми процессорами общего назначения. Особое внимание уделяется новым сложным встроенным архитектурам, таким, как системы на кристалле (SoC), системы на программируемом/реконфигурируемом чипе (SoPC) и многопроцессорные системы на кристалле (MPSoC), а также их методы и структуры памяти и связи, такие как сеть на кристалле (NoC). Автоматизация проектирования таких систем, включая методологии, методы, потоки и инструменты для их проектирования, а также новые конструкции аппаратных компонентов, подпадают под сферу охвата данного журнала. Новые киберфизические приложения, использующие встроенные системы, также занимают центральное место в этом журнале. Хотя программное обеспечение не находится в центре внимания журнала, методы совместного проектирования аппаратного и программного обеспечения, реструктуризации приложений и сопоставления со встроенными аппаратными платформами, которые учитывают взаимодействие между программными и аппаратными компонентами с акцентом на аппаратное обеспечение, также входят в сферу журнала.
Адрес издания - https://www.journals.elsevier.com/microprocessors-and-microsystems
Пример статьи, название - A perceptron-based replication scheme for managing the shared last level cache. Заголовок (Abstract) - The shared last level cache (SLLC), which provides large effective cache capacity, is widely adopted in modern chip multiprocessors (CMPs). But, long on-chip access latency in the SLLC is a key problem that hurts system performance. Replication is an effective way to relieve this problem through storing a replica of L1 victims in the near local LLC slice. However, previous replication schemes either blindly create replicas based on no feature of cache blocks or select replicas based on a single feature (such as data type, access count, etc.), which will affect the replication accuracy and limit the system performance improvements. In this paper, according to the successful application of machine learning (ML) in the field of computer architecture optimization in recent years, we develop a novel perceptron-based replication scheme (PBR) for effectively managing the SLLC in CMPs. Unlike existing single-feature-based schemes, this scheme effectively combines four features related to the reuse behavior of L1 victims, which are address (Addr), program counter (PC), data type (DT), and access count (AC), through perceptron to facilitate the accuracy of replica selection. Experimental results show that compared with the two previously proposed single-feature-based replication schemes: ASR and LADR, PBR decreases the execution time by 6.59% and 18.27%, and reduces the network traffic by 10.35% and 13.18% respectively with negligible energy consumption, hardware and area overhead. Keywords: Chip multiprocessors (CMPs); Shared last level cache (SLLC); Replication; Perceptron; Multiple features
