"Даром дадено, даром давайте", - И. Христос.
Рис.1. Снимок модели троичного трёхбитного RS1S2-триггера в симуляторе логических схем Atanua/Win32 1.0.081116 - Personal Edition.
Скачать код модели в симуляторе Atanua
Рис.2. Снимок модели троичного трёхбитного RS1S2-триггера в симуляторе электроники Circuit Simulator.
Включить Circuit Simulator с моделью троичного трёхбитного RS1S2-триггера (для переключения нажимать на букву "L" входов B0, B1 и B2).
В прямой логике (в базисе ИЛИ-НЕ (NOR)) троичный трёхбитный одноступенчатый триггер (latch) строится на трёх логических элементах 3ИЛИ-НЕ [1][2]. А. П. Стахов, по аналогии с двоичным триггером "flip-flop", называет его "flip-flap-flop", но название "flip-flop" отражает двухступенчатость триггера, а не двоичность. Его можно назвать "RIS (ResetIntermediateSet)"-триггером (RIS-latch) или "P0P1P2"-триггером (Pin0Pin1Pin2-latch). (В англоязычной литературе одноступенчатые триггеры принято называть "latch", а двухступенчатые - "flip-flop", в русскоязычной же литературе всех их называют "триггеры", в нужных случаях добавляя слово "одноступенчатый" или "двухступенчатый".)
В нужное состояние один из трёх логических элементов 3ИЛИ-НЕ (3inNOR) триггера P0P1P2 (P0P1P2-latch) переключается подачей двух единичных сигналов на два входа двух других логических элементов 3ИЛИ-НЕ (3inNOR). После переключения все сигналы на всех трёх входах переводят в "0" (состояние хранения записанной информации). Время срабатывания - две типовые задержки.
Такое управление P0P1P2-триггером (P0P1P2-latch) не всегда удобно, поэтому зачастую его удобнее использовать совместно со схемой управления на трёх логических элементах 2ИЛИ (2inOR). По аналогии с двоичным RS-триггером (ResetSet-триггером), такой P0P1P2-триггер объединённый с более удобной схемой управления, можно назвать RS1S2-триггером (ResetSet1Set2-latch) или S0S1S2-триггером (Set0Set1Set2-latch) [3]. Время срабатывания - три типовые задержки.
Такая запись не очень удобна для четверичных, пятиричных, шестеричных и более значных ("ичных", битных) триггеров, поэтому их можно называть по числу состояний 3S-триггерами (3Set-latch), 4S-триггерами, 5S-триггерами и т.д.
В других применениях трёхбитного триггера схема управления P0P1P2-триггером может быть другой, более удобной для этого применения.
Троичный трёхбитный триггер можно также построить и в инверсной логике (в базисе И-НЕ (NAND)), но при этом входные и выходные сигналы будут инвертированы ("1" вместо "0" и "0" вместо "1").
Троичный трёхбитный RS1S2-триггер работает в двухуровневой трёхбитной системе троичных логических элементов с одноединичным кодированием тритов (3Bit BinaryCodedTernary UnoUnary или 3B BCT UU или 3B BCT), в которой нужному состоянию соответствует "1" в нужном разряде [4].
Литература.
1. Троичный триггер ("flip-flap-flop"). А. П. Стахов
2. Троичный трёхбитный (3B BCT) P0P1P2-триггер 3х3inNOR
3. Троичный трёхбитный RS1S2-триггер. А. С. Куликов
4. Кодирование тритов. А. С. Куликов
Приложение.
Симулятор логических схем Atanua/Win32 1.0.081116 - Personal Edition
#электроника #цифровая электроника #цифровая техника #многозначная цифровая техника #multivalued logic #троичные триггеры #ternary latch #троичная цифровая техника #ternary digital technics #multivalued digital technics #технологии ит #it technologies
