Пятая и часть шестой лекции курса "Преобразователи информации" были посвящены обзору архитектурных решений при построении аналого-цифровых преобразователей.
Аналого-цифровой преобразователь - это устройство преобразующее непрерывный аналоговый сигнал в цифровой дискретный сигнал. Чем выше амплитуда сигнала на входе, тем выше значение кода на выходе устройства.
На данный момент существует большое разнообразие архитектур АЦП, каждая из которых обладает своими преимуществами и недостатками: считывания - быстрые, но требуют много аппаратуры, последовательного счета - медленные, но имеют высокую разрешающую способность, сравнения и вычитания - нечто среднее.
Рассмотрим некоторые из основных архитектур.
Параллельный АЦП
В основе самого быстрого аналого-цифрового преобразователя лежит делитель Кельвина - цепочка последовательно подключенных резисторов с одинаковыми номиналами (и R/2 по краям) подключенными между опорным напряжением Uоп и "землей". Делитель формирует эталонные напряжения, каждое из которых подается на свой компаратор, который сравнивает это значение со входным. На выходе компараторов (x7-x1 на рисунке) формируется термометрический код, который так называется потому, что "похож" на столбик термометра. Все компараторы с эталонными напряжениями от минимального до Ux будут выдавать 1, а те, что выше - 0. Далее стоит схема приоритетного шифратора, обеспечивающего быстрое преобразования термометрического кода в традиционный двоичный.
Как говорилось ранее, основной проблемой таких АЦП является количество затрачиваемой аппаратуры. Например, 8-битный АЦП потребует использования 255 аналоговых компараторов.
Параллельно-последовательный АЦП
Компромиссом по скорости и аппаратным затратам являются АЦП производящие преобразование за два этапа. На входе схемы располагается устройство выборки и хранения (УВХ1), которое фиксирует амплитуду сигнала на время преобразования, чтобы она не изменилась. На первом этапе, с УВХ1 сигнал попадает на параллельный АЦП низкой разрядности (получаем старшие биты преобразования), после чего преобразованный квантованный дискретный сигнал попадает на параллельный ЦАП такой же разрядности, который формирует соответствующее напряжение на своем выходе, отличающееся от преобразованного не более, чем на единицу младшего разряда АЦП1.
Далее, из входного преобразуемого напряжения вычитается напряжение сформированное ЦАП, чтобы получить ∆U.
На втором этапе, полученная дельта попадает на усилитель и масштабируется в 2^n раз. Полученный сигнал попадает на второй параллельный АЦП низкой разрядности, чтобы получить младшие биты преобразования (точную оценку). Цифровой блок ∑ на выходе объединяет полученные результаты в единый код.
В ряде случаев в схему добавляют второе устройство выборки и хранения для синхронизации процесса преобразования (более конвейерезированная архитектура).
Конвейерный АЦП
Еще одна реализация скоростного АЦП представлена ниже и состоит из однотипных секций (каскадов), каждый из которых состоит из компаратора D, управляемого ключа SA и операционного усилителя ОУ.
Рассмотрим подробнее работу первого каскада. Преобразуемый сигнал Ux сравнивается на компараторе D1 с половиной опорного напряжения, то есть определяется старший бит преобразования (в верхней или нижней шкале преобразования находится сигнал), который тут же выдается на выход. Этот же сигнал является управляющим для ключа SA1, который подключает к операционному усилителю либо "землю", если сигнал был меньше Uоп/2, либо Uоп/2, если сигнал был выше этого значения. Значит, с учетом резисторов в плечах ОУ, на его выходе будет сформировано значение либо (Ux – 0)*2, если ключ в положении 2, либо (Ux – Uоп/2)*2, если ключ был в положении 1. Полученный сигнал отправляется в следующий каскад и все снова повторяется.
Каждый новый каскад получает новый бит преобразования. Количество каскадов равняется разрядности преобразования.
АЦП развертывающего уравновешивания
Данная архитектура является одной из простейших и вместе со следующими двумя относится к классу уравновешивающих преобразователей, то есть имеющих в своем составе ЦАП в цепи обратной связи.
Кроме ЦАП схема включает в себя компаратор D1, счетчик CT и регистр RG. Разрядность преобразователя n соответствует разрядности счетчика и регистра. Счетчик непрерывно считает с частотой f0 от 0 до максимального значения, переполняется и снова по кругу. Так как счетчик подключен к ЦАП, то на его выходе формируется постепенно возрастающее напряжение обратной связи Uос, которое сравнивается на компараторе с преобразуемым сигналом Ux. Пока Ux меньше значения Uос компаратор выдает 0, как только он его превысит компаратор начнет выдавать 1, а в момент переключения сигнала из 0 в 1 регистр RG защёлкнет текущее значение счетчика, являющееся значением преобразования.
Ниже представлена диаграмма работы такого преобразователя. Очевидно, что для одного цикла преобразования (получения одного семпла) должно пройти 2^n тактов синхронизации, то есть счетчик должен пройти весь цикл от нуля до максимума.
Подобная архитектура, помимо простоты, обладает еще одним плюсом - ее легко реализовать многоканальной, то есть одновременно оцифровывать сразу несколько сигналов. Для каждого нового канала достаточно добавить один компаратор и один регистр, управляемый этим компаратором, остальная аппаратура будет общей.
АЦП следящего уравновешивания
Еще один АЦП уравновешивающего преобразования. Идея работы очень похожа на предыдущую архитектуру, но здесь используется реверсивный счетчик - направление счета (вверх или вниз) определяется входным сигналом ±1.
Так как направлением счета управляет значение с компаратора, ЦАП всегда пытается свести разницу Ux - Uос к нулю. Если выход ЦАП меньше Ux - счетчик будет считать вверх, догоняя сигнал. Если выход ЦАП больше Ux - счетчик будет считать вниз. Ниже представлена временная диаграмма работы такого преобразователя.
Как видно по диаграмме, когда сигнал обратной связи догоняет преобразуемый, значение компаратора sign(∆U) начинает переключаться 1, 0, 1, 0... что говорит о том, что значение на выходе устройства достоверное. Как правило такие АЦП не производятся как отдельные устройства и являются составной частью других, например, элементов управления электродвигателями.
АЦП поразрядного уравновешивания
Еще один АЦП уравновешивающего преобразования. Та же самая идея - есть цифровое устройство управляющее ЦАП в цепи обратной связи, значение с которого сравнивается со входным сигналом. Результат сравнения подается на цифровое устройство управляющее ЦАП и так далее. Устройство управления пытается свести разницу Uоп и Ux к нулю. Все тоже самое что и в прошлом АЦП. Разница только в устройстве управления. В прошлом случае это был реверсивный счетчик, в этом случае это регистр последовательного приближения (РПП).
Принцип ее работы основан на дихотомии. На каждом такте преобразования уточняется один бит, от старшего к младшему. На первом такте на ЦАП подается код в старшем бите которого 1, а остальные нули (100000), что соответствует половине опорного напряжения. Сигнал с ЦАП и входной Ux сравниваются. Если Ux был выше Uоп, то старший бит остается без изменений и следующий бит выставляется в единицу, то есть получаем код 110000, соответствующий верхней половине половины (как на рисунке на такте Т2). Если же Ux был ниже значения с ЦАП, то старший бит заменяется на 0, а следующий бит так же выставляется в единицу (010000), то есть получаем нижнюю половину половины. Полученное значение снова сравнивается и, в зависимости от результата сравнения история повторяется. И так до тех пор пока не пройдут все биты.
Рассмотрим внутренне строение такого устройства. РПП состоит из кольцевого сдвигового регистра, который по синхроимпульсу перемещает единицу между своими выходами (1000, 0100, 0010, 0001, 1000, и далее по кругу). Выставив 1 на выходе 1 RG1 триггер Т1 выставляется в 1. На ЦАП попадает код 100000. На следующем такте на выходе 2 RG1 формируется 1, что приводит к переключению T2 в единицу и одновременно с этим T1 обнулится, если значение с компаратора к этому времени равнялось 1 (благодаря конъюнкции). Далее процесс повторяется, пока не доедет до младшего бита. Одно преобразование требует n таков синхронизации. Один цикл преобразования для приведенной реализации занимает n+1 тактов синхронизации f0.
Данная архитектура является промышленным стандартом.
АЦП двухтактного интегрирования
Данный интегрирующий АЦП имеет отличные характеристики преобразования ввиду того, что он преобразует не моментальное значение на входе, а некоторое среднее значение за время преобразования. Работа происходит в два этапа. На первом этапе замыкается ключ SA1 и емкость C начинает заряжаться в течении фиксированного времени. При том она заряжается тем быстрее, чем выше входное напряжение. На втором этапе ключ SA1 размыкается, счетчик CT начинает считать, а ключ SA2 замыкается. Так как Uоп имеет противоположный знак к -Ux, то конденсатор начинает разряжаться. Uоп имеет всегда одинаковое значение, следовательно скорость разряда будет всегда одной и той же. Как только конденсатор разрядится до нуля, благодаря компаратору D2 и формирователю F2 счетчик останавливается. Формирователь - это устройство генерирующее короткий импульс на своем выходе, когда на его вход поступает 1.
На временной диаграмме ниже изображен процесс преобразования. Чем выше входное напряжение, тем круче будет подъем, а значит дольше спад и счетчик досчитает до большего значения. Чем ниже будет входное напряжение, тем меньше успеет зарядиться конденсатор и тем быстрее он разрядится, а значит и счетчик досчитает до низкого значения.
U1 на картинке - это напряжение на конденсаторе. Формирователи на схеме нужны для генерации сигналов начала и конца счета счетчика.
АЦП с преобразованием напряжения в частоту (ПНЧ)
В основе данных АЦП лежит устройство преобразователя напряжения в частоту (ПНЧ) и счетчик, подсчитывающий количество импульсов на его выходе. Чем выше входное напряжение, тем больше импульсов в единицу времени выдает такое ПНЧ, тем выше будет результат на выходе.
Подобные АЦП отличаются реализацией блока ПНЧ. Рассмотрим один из примеров его реализации. В ее основе лежит операционный усилитель с конденсатором в цепи обратной связи. Напряжение U1 тем быстрее возрастает на выходе, чем выше входное напряжение. Высокое напряжение - быстро заряжается, низкое - медленно. Как только емкость полностью зарядится компаратор D2 (или D3, если напряжение отрицательное) сработает и активирует формирователь D4 (устройство, выдающее 1 пока конденсатор C не разрядится). Далее все повторяется.
Чем выше входное напряжение, тем чаще на выходе схемы появляются импульсы. Подсчитав количество импульсов можно дать оценку входного сигнала.
Сигма-дельта АЦП (∑–∆ АЦП)
Сигма-дельта АЦП это разновидность АЦП ПНЧ, которая обладает высокими точностными характеристиками сразу по нескольким причинам: во-первых, за счет измерения на интервале, а не мгновенного значения, во-вторых, за счет использования повышенной частоты передискретизации, что уменьшает ошибку квантования, и в-третьих, благодаря такой структуре АЦП, шум квантования смещается в высокочастотную область, из-за чего он еще больше подавляется.
Сигма-дельта АЦП состоит из цифрового фильтра и сигма-дельта модулятора, который, в свою очередь, состоит из интегратора (сигма) и схемы разности (дельта).
В данном случае компаратор КН играет роль однобитного АЦП, формирующий 1, если на входе положительное напряжение. Электронный ключ – это однобитный ЦАП, подключающий +Vref при подаче 1, и –Vref при подаче 0. Таким образом, например, если на вход подать напряжение значением –Vref*99/100, сначала это значение сохранится на интеграторе, значит АЦП выдаст 0, из-за чего на выходе схемы разности будет
–Vref*99/100 – (–Vref) = Vref/100.
Полученная величина добавится к значению на интеграторе, изменив его на –Vref*98/100. Далее круг повториться еще 98 раз, пока на интеграторе не появится значение больше нуля, АЦП выдаст 1, что приведет к появлению на выходе схемы разности
–Vref*99/100 – Vref = –Vref*199/100.
После этого напряжение на интеграторе будет еще дольше возрастать до значения нуля.
Если подать на вход более высокое напряжение, то пропорционально ему вырастет и скорость нарастания напряжения на интеграторе, что приведет к более частой выдаче АЦП единиц. Цифровой фильтр на выходе усредняет по времени поток бит идущий от АЦП и выдает двоичный код в качестве результата.
Сигма-дельта АЦП бывает и более высоких порядков или использующий n-разрядные ЦАП и АЦП в своем составе. Это приводит к лавированию между аппаратными затратами, частотой передискретизации, сложностью исполнения и точностных характеристик преобразователя.
Сигма-дельта АЦП имеют широкий динамический диапазон (свыше 100 дБ), низкую дифференциальную нелинейность (менее 2^–24), высокое разрешение (до 22 эффективных разрядов), высокую точность (интегральная нелинейность до 2^–19), программируемое соотношение между частотой преобразования и разрешением. Однако такие АЦП создают помехи в цепях питания из-за постоянной работы цифровых схем.
ДОМАШНЕЕ ЗАДАНИЕ
Выполнение домашней работы предполагается в любой программе для моделирования работы электрических устройств, например, NI Multisim, Tina-TI или любые другие.
Реализовать в среде моделирования одну из представленных архитектур АЦП на выбор. Оформить в отчет с визуальными материалами демонстрирующими правильную работу преобразователя.
Основные источники информации
- Материалы использованные на лекции практически полностью опираются на данный источник, за исключением небольших нюансов и дополнений по некоторым архитектурам [В.Б. Топильский. Схемотехника аналого-цифровых преобразователей - глава 3]
Дополнительные источники информации
- Нюансы и дополнения из прошлого источника находятся тут [Волович Г.И. Схемотехника аналоговых и аналогово-цифровых электронных устройств]
