Verilator — это инструмент, который компилирует исходные коды Verilog и SystemVerilog в высокооптимизированный (и, возможно, многопоточный) циклически точный код C++ или SystemC. Преобразованные модули можно создавать и использовать в тестовом стенде C++ или SystemC для проверки и/или моделирования. Дополнительную информацию можно найти на официальном сайте Verilator и в официальном руководстве.Зачем использовать Verilator? Verilator — это, по сути, симулятор Verilog/SystemVerilog. Это коммерческий...

VHDL стандарт языка VHDL-2008 существует примерно с 2009 года. Но не смотря на столь давний анонс, принятие стандарта ведущими компаниями из области FPGA/ASIC заняло существенное время и в настоящем мы имеем вполне широкую и полную поддержку синтеза и моделирования VHDL-2008...