Недавно на пленарном заседании лидеров ЕАЭС Путин, в ответ на слова Лукашенко о техпроцессе 0,7 нм, шутливо заметил, что в России пока такого техпроцесса нет, но мы подойдём к этому.
Лукашенко ответил, что он имел ввиду актуальный текущий техпроцесс в мире, хотя и с этим он тоже ошибся, ибо сейчас серийное производство осуществляется по техпроцессу 3 нм, а субнанометровые техпроцессы рассматриваются, как техпроцессы относительно отдалённого будущего.
Путин поправил Лукашенко, сказав, что в мире сейчас производятся чипы по технологии 4 нм, но это тоже было не совсем верно, ибо ещё год назад Samsung первым в мире начал коммерческие поставки 3-нанометровых чипов китайскому производителю майнингового оборудования PanSemi.
В своей статье о вышеупомянутом примечательном диалоге руководителей наших государств я упомянул о технологическом форуме IMEC (ITF), прошедшем в 2020-м году в Японии, на котором было заявлено, что микросхемы, выполненные по 2-нанометровому техпроцессу, будут запущены в массовое производство в 2025 году, 1-нм технология будет реализована в 2027-м, а 0,7-нм чипы появятся не ранее 2029-го года.
Imec (Interuniversity Microelectronics Centre) — это международный микро- и наноэлектронный научно-исследовательский центр в Лёвене (Бельгия) с филиалами в Нидерландах, на Тайване, в Китае, Индии, США и Японии. Считается, что это самая передовая в мире исследовательская организация в области полупроводников.
Так вот, на новом форуме в 2022-м году был представлен уточнённый прогноз развития техпроцесса производства чипов:
На днях форум ITF World 2023 прошёл в Антверпене, Бельгия, где прогноз подтвердили, слегка скорректировав демонстрационный слайд (обратите внимание на строчку Metal Tracks):
Из слайда видно, что стандартные транзисторы FinFET проработают до 3 нм, а затем произойдёт переход на новые нанолистовые конструкции Gate All Around (GAA), массовое производство которых начнётся в 2024 году что ознаменует переход на техпроцесс 2 нм.
Об эволюции конструкций транзисторов я уже писал год назад в своей статье «Эволюция транзистора в микропроцессоре. Кратко и человеческим языком». Почитайте, там всё доступно описано и нарисовано. В конце статьи даже вскользь упомянуты перспективные технологии Forksheet (горизонтально разделённые нанолистовые комплементарные пары) и CFET (вертикальные комплементарные пары).
Замечу, что когда мы говорим о нанометрах в контексте названий техпроцессов, следует иметь ввиду, что эти цифры имеют отношения не к физике, а к математике, о чём можно подробнее прочитать в моей статье «Что такое нанометры в технологии изготовления чипов, объясняю кратко и человеческим языком».
Куда идёт эволюция
До техпроцесса 28 нм включительно транзисторы были планарными (каналы и затворы состояли только из плоских элементов) и просто уменьшались с минимальными изменениями в конструкции.
Затем, начиная с техпроцесса 22 нм, пришлось менять конструкцию более существенно с целью более эффективного управления затвором. Каналы стали делать в виде «плавников», и затвор стал обволакивать их фактически с трёх сторон. Это был первый шаг выйти в объём — finFET.
В настоящее время происходит переход на ещё более сложную конструкцию затвора — вместо обволакивания канала с трёх сторон, для ещё более лучшей управляемости затвор делают кольцевым — теперь он обволакивает канал, имеющий вид нанолиста (или набора нанолистов), со всех четырёх сторон! Массовый переход на кольцевой затвор (GAA NSFET у TSMC или RibbonFET у Intel) ожидается с переходом на техпроцесс 2 нм. Однако Samsung перешёл на кольцевой затвор уже на 3 нм (MBCFET).
Транзисторы с кольцевым затвором повышают плотность транзисторов и улучшают производительность, например, ускоряют переключение транзисторов при использовании того же тока возбуждения, который применяется при использовании «плавников». Утечка также значительно снижается, поскольку каналы полностью окружены затвором, а регулировка толщины канала может оптимизировать как энергопотребление, так и производительность.
Всё, больше из конструкции затвора ничего не выжать — четвёртого измерения геометрии пространства у нас нет и с шести сторон затвор не окружить. Эффективность управляемости затвором больше не повысить, и поэтому теперь нечем будет компенсировать возникающие с дальнейшим уменьшением размеров элементов транзистора паразитные эффекты. Требуется новый подход.
Кстати, варианты новых конструкций транзисторов, в том числе шуточных (для внимательных читателей), я предлагал в своих статьях «Предлагаю новую конструкцию транзисторов для микропроцессоров» и «Новые конструкции GAAFET-транзисторов для микропроцессоров, предложенные читателями!».
Итак, как было сказано выше, уменьшать элементы транзисторов уже не представляется возможным из-за того, что электрические процессы в них при таких размерах уже начинают протекать по другому, конструкторы пошли по пути более близкого расположения самих транзисторов.
В частности, в нанолистовой технологии Forksheet (FSFET), применение которой ожидается начиная с техпроцесса 1 нм, в одной конструкции совмещают транзисторы разной полярности, за счёт чего их становится возможным расположить почти вплотную, всего лишь через небольшой слой диэлектрика. Дело в том, что такие пары разнополярных транзисторов (КМОП-сборки, комплементарные пары) используются в чипах почти везде, и слипание их вместе на 20% повышают общую плотность транзисторов.
Переход на эту технологию должен обеспечить рост производительности на 10 % с сохранением потребления или сокращение потребления на 24 % без прироста производительности.
Далее, начиная с техпроцесса 0,5 нм (5 ангстрем), комплементарные пары транзисторов предполагается располагать вертикально. На рисунке ниже показана схема эволюции комплементарных пар. Сначала они представляют собой отдельные конструкции на основе «плавников» или, как развитие, нанолистов, а затем нанолистовые конструкции просто слепляют вместе, сначала горизонтально, а потом и вертикально:
Начиная с техпроцесса 0,2 нм (2 ангстрема) планируется уменьшение толщины каналов с целью уменьшения их длины за счет замены кремния двумерными материалами — атомарно-плоскими монослоями, такими как сульфиды или селениды вольфрама или молибдена.
А что думают сами разработчики?
На том же форуме ITF World 2023 генеральный менеджер по развитию технологий Intel Энн Келлехер (Ann Kelleher) рассказала о последних разработках компании. Одним из самых интересных заявлений этого выступления стало то, что в будущем Intel таки будет использовать многослойные транзисторы CFET:
Intel впервые отметила многослойные транзисторы CFET в рамках своей презентации, однако Келлехер не назвала сроки начала производства чипов с такими транзисторами. Прилюдно планировать так далеко — дело неблагодарное. Потом сроки, как обычно, сдвинутся вправо, и их яйцами закидают.
Хотя, такое поведение чаще свойственно нашим людям по отношению к нашим компаниям, а проблемы Intel чаще вызывают сочувствие ))) Такой вот парадокс. Оно, впрочем, и объяснимо — свои неудачи принимаются ближе к сердцу и переживаются острее, чем чужие.
Резюмируя
Как мы видим, уплотнение логических элементов на кристалле прогнозируется аж до 2036-го года. Так что слухи о смерти закона Мура который раз оказываются несколько преувеличенными. Речь может идти только об определённых коррекциях этого закона.
Так, в настоящее время закон уточнён, и относится к плотности транзисторов на горизонтальной проекции кристалла, и в таком виде вполне себе работает и будет продолжать работать.
Чипы уходят в объём. Вслед за двухэтажными комплементарными транзисторами появятся двух- и более этажные чипы, например, слой памяти над логикой или слои логики друг над дружкой, ну и никто не запрещает уже сейчас делать чиплетную упаковку — интегрировать несколько кристаллов в один корпус, размещая их друг над другом.
На этом пока всё. Ставьте нравлики, излагайте своё мнение в комментариях и обязательно подписывайтесь на мой канал! Удачи!