Согласно отчету WikiChip, масштабирование SRAM в TSMC сильно замедлилось. Когда речь идет о совершенно новых производственных узлах, мы ожидаем от них повышения производительности, снижения энергопотребления и увеличения плотности транзисторов. Но если логические схемы хорошо масштабируются благодаря новейшим технологическим процессам, то ячейки SRAM отстают и, судя по всему, почти перестали масштабироваться на производственных узлах TSMC класса 3 нм. Это серьезная проблема для будущих CPU, GPU и SoC, которые, вероятно, будут дорожать из-за медленного увеличения площади ячеек SRAM.
Масштабирование SRAM замедляется
Когда в начале этого года компания TSMC официально представила свои технологии производства N3, она заявила, что новые узлы обеспечат 1,6-кратное и 1,7-кратное улучшение плотности логики по сравнению с техпроцессом N5 (5-нм класса). При этом компания не сообщила, что ячейки SRAM новых технологий практически не масштабируются по сравнению с N5, сообщает WikiChip, который получил информацию из документа TSMC, опубликованного на International Electron Devices Meeting (IEDM).
Размер ячейки SRAM в N3 от TSMC составляет 0,0199 мкм^², что всего на ~5% меньше по сравнению с 0,021 мкм^² ячейкой SRAM в N5. В обновленном N3E все еще хуже, поскольку он оснащен ячейкой SRAM размером 0,021 мкм^² (что примерно соответствует 31,8 Mib/мм^²), что означает полное отсутствие масштабирования по сравнению с N5.
Между тем, Intel 4 (первоначально называвшийся 7-нм EUV) уменьшает размер ячеек SRAM до 0,024 мкм^² с 0,0312 мкм^² в случае Intel 7 (ранее известного как 10-нм Enhanced SuperFin), мы по-прежнему говорим о плотности SRAM около 27,8 Mib/мм^², что немного уступает плотности HD SRAM компании TSMC.
Более того, WikiChip вспоминает презентацию Imec, в которой говорилось о плотности SRAM около 60 Mib/мм^² на "сверх 2 нм узле" с транзисторами forksheet. До такого технологического процесса еще много лет, и до тех пор разработчикам чипов придется разрабатывать процессоры с плотностью SRAM, рекламируемой Intel и TSMC (хотя, Intel 4 вряд ли будет использоваться кем-то, кроме Intel).
Нагрузки SRAM в современных чипах
Современные CPU, GPU и SoC используют большой объем SRAM для различных кэшей, поскольку они обрабатывают большие объемы данных, а выборка данных из памяти крайне неэффективна, особенно для различных рабочих нагрузок искусственного интеллекта (AI) и машинного обучения (ML). Но даже процессоры общего назначения, графические чипы и процессоры приложений для смартфонов в наши дни оснащаются огромными кэшами: Ryzen 9 7950X от AMD имеет 81 МБ кэша в целом, в то время как AD102 от Nvidia использует не менее 123 МБ SRAM для различных кэшей, которые Nvidia публично раскрыла.
В дальнейшем потребность в кэш-памяти и SRAM будет только расти, но с N3 (который будет использоваться только для нескольких продуктов) и N3E не будет возможности уменьшить площадь матрицы, занимаемую SRAM, и смягчить более высокую стоимость нового узла по сравнению с N5. По сути, это означает, что размеры матриц высокопроизводительных процессоров увеличатся, а вместе с ними и их стоимость. Между тем, как и логические ячейки, ячейки SRAM подвержены дефектам. В какой-то степени разработчики чипов смогут уменьшить размеры ячеек SRAM с помощью инноваций FinFlex в N3 (смешивание и сопоставление различных видов FinFET в блоке для оптимизации его производительности, мощности или площади), но на данный момент мы можем только догадываться, какие плоды это принесет.
TSMC планирует представить свой оптимизированный по плотности технологический процесс N3S, который обещает уменьшить размер ячеек SRAM по сравнению с N5, но это произойдет примерно в 2024 году, и мы задаемся вопросом, обеспечит ли он достаточную производительность логики для чипов, разработанных AMD, Apple, Nvidia и Qualcomm.
Смягчения?
Одним из способов смягчения замедления масштабирования площади SRAM с точки зрения стоимости является многочиповый дизайн и разделение больших кэшей на отдельные матрицы, изготовленные на более дешевом узле. Это то, что AMD делает со своим 3D V-Cache, хотя и по несколько иной причине (пока). Другой способ - использовать для кэша альтернативные технологии памяти, такие как eDRAM или FeRAM, хотя последние имеют свои особенности.
В любом случае, похоже, что замедление масштабирования SRAM на базе FinFET на 3 нм и далее будет главной проблемой для разработчиков чипов в ближайшие годы.
