VHDL стандарт языка VHDL-2008 существует примерно с 2009 года. Но не смотря на столь давний анонс, принятие стандарта ведущими компаниями из области FPGA/ASIC заняло существенное время и в настоящем мы имеем вполне широкую и полную поддержку синтеза и моделирования VHDL-2008...

Часть 1 находится здесь. Языки описания логических систем VHDL и AHDL Язык VHDL (Very high speed integrated circuits Hardware Description Language) является фактически международным стандартом в области автоматизации проектирования цифровых систем, это входной язык многих современных САПР как заказных, так и программируемых логических интегральных схем (ПЛИС) и программируемых пользователями матриц. VHDL предназначен, в первую очередь, для спецификации — точного описания проектируемых систем и их моделирования на начальных этапах проектирования — алгоритмическом и логическом [1 - 4]...

В части 1 и части 2 мы обсудили основы использования Verilator и написания тестовых стендов на C++ для модулей Verilog/SystemVerilog, а также некоторые основные задачи проверки: обработка входных данных, наблюдение за выходными данными, генерация случайных стимулов и непрерывная проверка, подобная утверждениям. В части 3 мы построили и исследовали испытательный стенд в традиционном стиле, написанный на C++.В этом руководстве мы рассмотрим более современные методы проверки, в частности, транзакционные тестовые стенды в стиле UVM...

Видео в конце... В этой статье мы рассмотрим наиболее модное направление в области разработки аппаратных платформ. Это, так называемый, синтез высокого уровня или HLS. Предпосылки изменений в области разработки аппаратных платформ заключаются в том, что в проектировании процессоров общего назначения наметился кризис. Каждое улучшение технологического процесса требует огромных вложений в строительство высокотехнологичных линий производства. Цены на топовые процессоры взлетели вверх. Потребителям все сложнее оплачивать такой прогресс...