Л/Р: Методические указания по работе с Verilog-проектами.
Разработка железа на System Verilog HDL/VHDL с использованием верилатора для ускорения проектировки
Verilator — это инструмент, который компилирует исходные коды Verilog и SystemVerilog в высокооптимизированный (и, возможно, многопоточный) циклически точный код C++ или SystemC. Преобразованные модули можно создавать и использовать в тестовом стенде C++ или SystemC для проверки и/или моделирования.
Дополнительную информацию можно найти на официальном сайте Verilator и в официальном руководстве.
Зачем использовать Verilator?
Verilator — это, по сути, симулятор Verilog/SystemVerilog. Это...