Современные рабочие нагрузки в ЦОД очень разнообразны, и практически все гиперскейлеры имеют свои собственные программы по разработке кастомных чипов. Чтобы сохранить конкурентоспособность, AMD планирует расширить свой портфель процессоров для ЦОД, которые будут ориентированы на различные рабочие нагрузки, пишет Tom's Hardware.
Судя по заявлению генерального директора AMD Лизы Су (Lisa Su) на конференции с аналитиками, посвящённой квартальному отчёту, компания стремится к выпуску более сегментированных чипов EPYC, включая кастомные решения для конкретных рабочих нагрузок, потенциально различные конфигурации ядер/кеша/интерконнекта, а также процессоры, адаптированные для кластеров инференса, оркестрации, задач ИИ с низкой задержкой и развёртываний с большим количеством ускорителей. Су также намекнула, что это расширение выходит за рамки Venice, которая включает микроархитектуры Zen 7 и, вероятно, Zen 8.
«Сейчас мы работаем с клиентами над тем, что выходит за рамки Venice и того, что мы делаем в этих архитектурах», — сказала Су. Она отметила, что отрасли потребуется широкий выбор процессоров для различных задач. «Мы сосредоточились на создании не просто одного типа, а <…> моделей, оптимизированных по пропускной способности, энергопотреблению, стоимости и инфраструктуре ИИ, как мы это сделали в семействе Venice», — сказала Су.
В ходе конференции Су сообщила, что AMD больше не рассматривает серверные процессоры как единую однородную категорию. Вместо этого компания теперь видит рынок разделённым на несколько сегментов, ориентированных на конкретные рабочие нагрузки, включая вычислительные системы общего назначения, процессоры для ускорителей и процессоры, оптимизированные для ИИ-задач. И даже внутри этих категорий AMD планирует предлагать дифференциацию, чтобы более точно соответствовать конкретных потребностям клиентов.
Что качается AMD EPYC 6-го поколения на базе микроархитектуры Zen 6, то компания планирует предлагать процессоры под кодовым названием Venice с количеством ядер до 256 для серверов общего назначения, а также процессоры под кодовым названием Verona для ИИ-инфраструктуры. «Семейство Venice включает в себя широкий набор процессоров, оптимизированных для пропускной способности, производительности на ватт и производительности на доллар, в том числе Verona, наш первый процессор EPYC, специально разработанный для ИИ-инфраструктуры», — сказала Су.