Добавить в корзинуПозвонить
Найти в Дзене

8-ми битный модульный ПК с процессором Z80 и статической ОЗУ

Изменено 25.04.2026г. Приветствую! 8-ми битный ПК с процессором Z80 и статической оперативной памяти с модульной компоновкой. Упрощённо адресное пространство: память программ - верхние 32кб, видео-память - старшие 32кб. Предполагается вывод экранной области ОЗУ в разрешении 400 Х 256 при двух точках на байт ( 8 цветов и 2 градации яркости ). Переключение между полубайтами видео данных производит мультиплексор ( КР1533КП11 ). В первый полупериод "1" тактового сигнала 4 МГц на видео-выход подаётся первый полубайт, во второй "0" - второй полубайт. Частота вывода пикселей на экран - 8 МГц. Изображение занимает 64 килобайта. В упрощённой конфигурации видео память разделена на 2 страницы по 32 кб. Страницы переключаются системным портом. Видео память при этом не полностью используется. Для увеличения разрешения до 512 Х 256 требуется частота вывода видео-байта 5 МГц ( в данной схеме 4 МГц ). В качестве буферов шины адреса используются регистры КР1533ИР33, в качестве буфера шины данных исп

Изменено 25.04.2026г.

Приветствую!

8-ми битный ПК с процессором Z80 и статической оперативной памяти с модульной компоновкой. Упрощённо адресное пространство: память программ - верхние 32кб, видео-память - старшие 32кб. Предполагается вывод экранной области ОЗУ в разрешении 400 Х 256 при двух точках на байт ( 8 цветов и 2 градации яркости ). Переключение между полубайтами видео данных производит мультиплексор ( КР1533КП11 ). В первый полупериод "1" тактового сигнала 4 МГц на видео-выход подаётся первый полубайт, во второй "0" - второй полубайт. Частота вывода пикселей на экран - 8 МГц. Изображение занимает 64 килобайта. В упрощённой конфигурации видео память разделена на 2 страницы по 32 кб. Страницы переключаются системным портом. Видео память при этом не полностью используется. Для увеличения разрешения до 512 Х 256 требуется частота вывода видео-байта 5 МГц ( в данной схеме 4 МГц ).

Схема функциональная
Схема функциональная

В качестве буферов шины адреса используются регистры КР1533ИР33, в качестве буфера шины данных используется КР1533АП6. Для предотвращения случайных замыканий и перегрузок (конфликтов) на шинах, возможно использование ограничителей тока (источники стабильного тока) по линии питания для каждой микросхемы-формирователя шин адреса и данных.

Внешнее подключение к шинам осуществляется с помощью двух разъёма DB-25F, D-Sub socket гнездо 25pin.

-2

Схема управления.
Схема управления.

Краткое описание схемы управления:

В этом ПК переключение видео ОЗУ между шиной процессора и счётчиками формирующими адресацию изображения происходит с помощью управления регистрами адресации на ИР33 и буфера данных на АП6.
Триггер ТМ2 DD4.1 выходом Т1 (вывод 5) управляет направлением передачи данных буфера на АП6 шины данных процессора и направлением передачи данных буфера на АП6 шины данных видео ОЗУ. На микросхеме DD1 ЛА3 формируется задержка сигнала ОЕ (0) включения буферов (АП6) шины данных, что бы микросхемы АП6 успели переключиться в нужное направление передачи данных до выхода из высокоимпедансного состояния.

Плата процессора
Плата процессора

Соединение выводов DATA процессора с буфером КР1533АП6 производится проводами МГТФ.

Длина платы 125 мм или 95 мм, в зависимости от выбранного способа крепления. Ширина платы 70 мм. Без существенных изменений ширина платы может быть уменьшена до 65 мм ( с лева на 3 мм, с права на 2 мм ).

Расположение шины данных и шины адреса рассчитано на упрощение монтажной схемы ОЗУ на микросхемах UT62256CPCL-70LL по 32 кб ( для 64 кб, вторая микросхема паяется вторым этажом с отводом отдельно 20-го вывода CE для выбора каждой микросхемы отдельно дешифратором ОЗУ ).

Видео ОЗУ.
Видео ОЗУ.

ДЕШИФРАТОР СИСТЕМНОГО ПОРТА 255.
ДЕШИФРАТОР СИСТЕМНОГО ПОРТА 255.

Общая карта памяти на рисунке -

-7

Подробнее в статье на этом канале: https://dzen.ru/a/adRGYCtG7EcOMTZd

ОЗУ.
ОЗУ.
Монтажная плата ОЗУ. 24.04.2026г.
Монтажная плата ОЗУ. 24.04.2026г.

КР580ВВ55.
КР580ВВ55.
Генератор видеосигнала.
Генератор видеосигнала.

Планирую попробовать смешивание синхроимпульсов в смесителе видеосигнала без использования элемента К155ЛР1 DD8.1.

Генератор видеосигнала монтажная плата.
Генератор видеосигнала монтажная плата.
Загрузка ОЗУ с помощью Arduino.
Загрузка ОЗУ с помощью Arduino.

Пример проверенного скетча-загрузчика Ram_save2 - https://cloud.mail.ru/public/QqZ1/KaaVKm7z4

Адресацию в процессе загрузки обеспечивает сам процессор Z80 в циклах чтения команд, при этом циклы регенерации памяти - пропускаются. Управление процессором Z80 в процессе загрузки осуществляется по его входу "WAIT". На вход схемы подаётся положительный импульс "MREQ m" от схемы управления 8-ми битного ПК.

Импульс "MREQ m" формируется только в цикле чтения команды процессором Z80, вне цикла регенерации памяти ( при положительном состоянии сигнала RFSH ).

Цикл чтения кода операции.
Цикл чтения кода операции.

После загрузки ОЗУ для того чтобы процессор Z80 начал выполнять программу, нужно заблокировать сигнал WAIT переключателем " Блокировка WAIT ".

Некоторые подробности. Питание схемы 5.3 В, ток потребления 0.6 мА, для всех микросхем установлены по питанию конденсаторы - примерно 0.1 мкФ. Сигнал тактовых импульсов 4 МГц подтянут к "+" питания резистором 470 Ом.

На плате процессора адресные регистры КР1533ИР33 запитаны через резисторы 68 Ом, буфер данных на КР1533АП6 запитан через резистор 24 Ом, регистр сигналов управления КР1533ИР33 запитаны через резистор 39 Ом.

В схеме управления используются микросхемы простой логики серии К555. Микросхемы DD1-DD7 запитаны через резисторы 56 Ом. Микросхемы DD8-DD12 (управление видео ОЗУ) запитаны непосредственно от "+" питания.

Подробности в других статьях на этом канале.

Счастливо!