Чипы AMD Epyc 8005-й серии под кодовым названием Sorano на Zen 5 сменили Siena. Они ориентированы на vRAN и edge-вычисления, предлагая до 84 ядер при низком TDP. Вероятно, это последний крупный релиз Zen 5 перед дебютом Venice. — theregister.com
Самые передовые чипы Epyc от AMD официально получат обновление на архитектуре Zen 5 с выпуском процессоров серии 8005 под кодовым названием Sorano.
Анонсированные накануне Mobile World Congress, эти чипы заменят устаревшие Siena Epyc от AMD, выпущенные во второй половине 2023 года, и обещают большее количество ядер наряду с целым рядом микроархитектурных улучшений, включая полноценный 512-битный путь данных для векторных инструкций.
Sorano будет доступен с количеством ядер Zen 5 до 84 — по сравнению с 64 у Siena — при уровне энергопотребления всего 225 Вт.
AMD пока не готова раскрыть все подробности о новейших Epyc, но, основываясь только на количестве ядер, мы предполагаем, что чип будет иметь либо шесть оптимизированных по плотности чиплетов Zen 5c с 14 из 16 активных ядер, либо 12 частотно-оптимизированных чиплетов Zen 5 с отключенным одним из восьми ядер.
Учитывая значительный прирост эффективности, которого AMD удалось добиться в поколении Zen 5, мы не удивимся, если на этот раз компания выберет свои чиплеты с более высокой тактовой частотой.
Подобно своему предшественнику, Sorano разработан для телекоммуникационных и граничных (edge) приложений, таких как виртуализированные сети радиодоступа (vRAN).
Традиционно RAN полагалась на специализированное оборудование от таких компаний, как Samsung, Nokia и Ericsson, но с ростом 5G они все чаще виртуализируются, чтобы работать на стандартном серверном оборудовании.
Хотя vRAN, безусловно, может работать на стандартных Epyc и Xeon, и AMD, и Intel разработали специализированные чипы именно для этого рынка.
Sorano спроектирован для работы в более широком диапазоне температурных режимов, что часто требуется для систем, соответствующих стандартам NEBS и обычно используемых телекоммуникационными компаниями.
Sorano также вносит оптимизации для операций декодирования с низкой плотностью проверок на четность (LDPC), которые призваны снизить задержки и ускорить коррекцию ошибок прямого канала в сетях 5G.
Как объясняет AMD: за счет более эффективной обработки декодирования LDPC чипы способны «освободить вычислительные ресурсы для дополнительной обработки на Уровнях 1 и 2, помогая операторам поддерживать больше функций на одном сервере».
Сочетание высокого количества ядер и низкого энергопотребления от AMD — если Sorano окажется похож на Siena, мы увидим версии чипа с TDP ниже 100 Вт — привлекло внимание производителей телекоммуникационного оборудования, включая Samsung, Ericsson и Wind River.
Однако AMD — не единственный игрок на этом поле. Sorano придется конкурировать с платформами Intel Xeon 6E и Xeon 6 SoC, которые используют совершенно иной подход к приложениям RAN.
Nokia, давний партнер Intel, использует процессоры Xeon 6700E от Chipzilla для питания своих базовых сетевых устройств. Мы более подробно рассматривали эти компоненты еще в 2024 году, но они могут поставляться с количеством до 144 урезанных энергоэффективных ядер Intel, которые жертвуют тактовой частотой и такими функциями, как AVX-512 и AMX, ради большей плотности ядер.
Платформа Intel Xeon 6 SoC, в свою очередь, разработана для развертываний vRAN на периферии. Чипы содержат до 42 ядер и могут поставляться с технологией vRAN-Boost от чипмейкера — выделенными аппаратными ускорителями для операций, часто встречающихся в развертываниях 5G, — а также с бортовой сетевой картой Ethernet на 200 Гбит/с и ускорением для криптографии, ИИ и медиа-транскодирования. Ericsson входит в число компаний, развертывающих процессоры Intel Xeon 6 SoC в своих клиентских сетях.
Мы ожидаем получить больше информации о полной линейке Sorano от AMD позднее в этом году.
Вероятно, этот чип станет последним крупным дополнением к линейке AMD Epyc на Zen 5, поскольку чип-дизайнер уже анонсировал свои процессоры следующего поколения Venice. Эти компоненты будут доступны с количеством ядер Zen 6 до 256 на сокет. AMD также анонсировала процессор Venice-X для высокопроизводительных вычислений, который, предположительно, будет использовать технологию 3D V-Cache для увеличения кэша L3 до значительно более чем гигабайта.
Дебют Venice запланирован на вторую половину 2026 года. ®
Всегда имейте в виду, что редакции могут придерживаться предвзятых взглядов в освещении новостей.
Автор – Tobias Mann