С 30 июня по 4 июля в формате интенсивного практикума преподаватели и
инженеры пройдут полный цикл разработки простого RISC-V процессора на
языке SystemVerilog с применением инструментария для синтеза и анализа
конструкций языка описания оборудования HDL и FPGA-платы. Разработанный ПИШ МИЭТ и Альянс RISC-V курс ориентирован как на
техническую, так и на методическую подготовку и будет полезен
преподавателям, наставникам инженерных команд и начинающим
разработчикам. Программа сочетает очный интенсив и онлайн-формат и включает в себя: Участники получат: Подробнее ознакомиться с программой курса, задать вопросы и пройти регистрацию можно по ссылке.
С 30 июня по 4 июля в формате интенсивного практикума преподаватели и
инженеры пройдут полный цикл разработки простого RISC-V процессора на
языке SystemVerilog с применением инструментария для синтеза и анализа
конструкций языка описания оборудования HDL и FPGA-платы.
Разработанный ПИШ МИЭТ и Альянс RISC-V курс ориентирован как на
техническую, так и на методическую подготовку и будет полезен
преподавателям, наставникам инженерных команд и начинающим
разработчикам.
Программа сочетает очный интенсив и онлайн-формат и включает в себя:
- проектирование и отладку ядра;
- написание и запуск программ на собственном процессоре;
- знакомство с методикой преподавания архитектуры ЭВМ и цифровой электроники.
Участники получат:
- свидетельство о повышении квалификации (72 ч.);
- комплект учебно-методических материалов;
- новый учебник «Архитектуры процессорных систем».
Подробнее ознакомиться с программой курса, задать вопросы и пройти регистрацию можно по ссылке.