По сообщениям китайского издания UDN, компания AMD создает свои грядущие процессорные ядра "Zen 5" и "Zen 5c" на двух разных литографических узлах. Как сообщается, ПЗС Zen 5 для грядущих настольных процессоров Ryzen "Granite Ridge", мобильных процессоров "Fire Range" и серверных процессоров EPYC "Turin" будут построены на 4 нм литографическом узле EUV, чуть более продвинутом, чем 5 нм EUV, на котором компания строит ПЗС "Zen 4". ПЗС "Zen 5c", или чиплет с ядрами "Zen 5c" в конфигурации высокой плотности, с другой стороны, будет построен на еще более продвинутом 3 нм литейном узле EUV, говорится в отчете. Обе ПЗС-матрицы поступят в массовое производство во втором квартале 2024 года, а их выпуск ожидается во второй половине года.
Чиплет Zen 5c имеет 32 ядра, распределенных по двум CCX по 16 ядер в каждом. Каждый CCX имеет 16 ядер, разделяющих 32 МБ кэша L3. Именно для того, чтобы вместить эти 32 ядра, каждое из которых имеет 1 МБ кэша L2, и в общей сложности 64 МБ кэша L3, AMD может обратиться к 3 нм литейному узлу. Другой причиной может быть напряжение. Если "Zen 4c" - это то, о чем можно судить, то ядро "Zen 5c" - это сильно уплотненный вариант "Zen 5", который работает при более низком напряжении, чем его старший брат, без каких-либо изменений в IPC или наборе инструкций. Решение перейти на 3 нм может быть направлено на увеличение тактовых частот при более низких напряжениях, в попытке поколения за поколением повысить производительность с помощью тактовых частот, помимо IPC и количества ядер. Процессор EPYC с чипсетами "Zen 5c" будет иметь не более шести таких больших ПЗС, максимальное количество ядер составит 192. Обычный ПЗС "Zen 5" имеет всего 8 ядер в одном CCX, 32 МБ кэша L3, распределенного между ядрами; также предусмотрены TSV для 3D Vertical Cache, чтобы увеличить кэш L3 в специальных вариантах.
