Для определения состояния шины (reg или wire размерностью больше 1 бита) можно использовать операторы редукции. Например:
`timescale 1 ns / 1 ps
module main
(
input wire [3:0] in,
output wire out_reduct_or,
output wire out_reduct_xor,
output wire out_reduct_and
);
assign out_reduct_or = |in; // Хотябы 1 бит равен 1
assign out_reduct_xor = ^in; // Нечетное кол-во 1
assign out_reduct_and = & in; // Все биты равны 1
endmodule
#verilog