EPI (European Processor Initiative), целью которого является создание европейских высокопроизводительных процессоров и ускорителей для серверов, HPC-систем и автономного транспорта, успешно завершил первую фазу развития — CPU под кодовым именем Rhea стал на шаг ближе к реальности. Его выпуск запланирован на конец 2022 года.
Консорциум EPI был создан в 2018 году, сейчас в него входят уже 28 компаний и организаций в 10 странах Евросоюза. Сегодня EPU объявил о достижении целей первой фазы проекта, который включает три основных направления разработки: процессоры общего назначения (GPP), ускорители (EPAC) и SoC для робомобилей.
Первое направление возглавляет SiPearl при поддержке Atos. Компания создаёт 6-нм чип Rhea с ядрами Arm Neoverse V1. Однако это лишь часть общей картины — чип получит ещё 29 различных блоков RISC-V, а также внутренний интерконнект NoC (Network-on-Chip) для связи ядер и различных подсистем. В целом, чип уже работоспособен на уровне RTL — полный дизайн в настоящее время проходит валидацию в эмуляторах, но его уже можно использовать для создания системного и прикладного ПО.
Rhea получит контроллеры памяти с поддержкой HBM2E, для валидации которых CEA подготовила отдельную платформу. За защиту будет отвечать автономная система управления безопасностью (SMS) от ProvenRun. Пизанский университет разработал целый набор IP-блоков Crypto Tile для ускорения AES, ECC/ECDSA/ECIES/ECDH и SHA2/SHA3. Crypto Tile имеет безопасное хранилище ключей, защиту от атак по сторонним каналам, поддержку постквантового шифрования (Crystals Kyber и Dilithium) и эффективной работы со сверхдлинными ключами, а также аппаратный генератор случайных чисел и быстрые AXI4-интерфейсы.
Для современного процессора очень важен фактор энергопотребления, и здесь огромный вклад внесли университеты Болоньи и Цюриха, разработавшие новый контроллер питания на базе ядер RISC-V. Он использует современные алгоритмы машинного обучения для более эффективного управления многоядерными SoC. Регуляторы напряжения и референсная платформа для них (пока на базе FPGA) спроектированы компаниями Atos и E4 Computer Engineering.
Направление ускорителей представлено чипами EPAC 1.0 на базе ядер RISC-V и IP-блоков различных специализированных ускорителей, первые образцы которых были выпущены этой осенью. Тестовая плата для EPAC разработана E4 Computer Engineering. Предварительное тестирование показывает отличную степень программируемости и совместимости. Сейчас идёт разработка и портирование ПО и драйверов.
Наконец, третья ветвь EPI, находящаяся под патронажем Infineon, представила концепт платформы автономного транспорта на базе BMW X5. Основой служит SoC eHPC на базе IP-блоков, созданных в рамках других направлений работы EPI. В состав платформы входят новые камеры и радарные ИИ-системы. Серьёзное внимание уделено безопасности — есть соответствие требованиям стандарта ASIL D. Новая платформа является модульной и позволяет подключить чипы Rhea и EPAC, ускорители Kalray MPPA и ПЛИС Menta eFPGA.
В целом, результаты первой фазы работы EPI доказывают возможность кооперации между столь серьёзным количеством разработчиков. Заложены основные принципы работы и созданы первые работоспособные прототипы как отдельных IP-блоков, так и платформ. При этом все они созданы силами европейских компаний и во многом опираются на открытые решения, которые EPI намерен поддерживать и далее.